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Organización y Arquitectura de Computadoras

M.I. José Antonio de Jesús Arredondo Garza · Grupo 1 · Lunes y miércoles · 09:00–10:30 · Salón A107

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Plan de estudios

Clave FI: 1867 · Antecedente: Microcomputadoras

Objetivo: el alumno aplicará, desde el punto de vista de los sistemas digitales VLSI, los diferentes componentes que constituyen un microprocesador mediante los conceptos actuales de las arquitecturas modernas.

Núm.TemaHoras
1Estructura básica de una computadora3.0
2La arquitectura del conjunto de instrucciones8.0
3El procesador14.0
4Arquitecturas pipelining (RISC)7.0
5Familias de procesadores comerciales8.0
6Arquitecturas paralelas8.0
Bibliografía básica

Todos los temas y subtemas del plan. En azul, lo que ya se vio en clase (enlaza a la clase). En gris, lo que falta.

Tema 1 — Estructura básica de una computadora · Clase 01
Tema 2 — La arquitectura del conjunto de instrucciones · Clases 02–04

Visto en las Clase 02, Clase 03 y Clase 04: herramientas del curso, Pico 1 vs. Pico 2, RISC-V (filosofía, modularidad, libre de regalías), CISC vs. RISC, periféricos (ADC/DMA), FPU con 32 registros, bootloader, independencia funcional, ISA vs. microarquitectura, RISC-V vs. ARM vs. x86 (arquitecturas comerciales), RP2350 (4 núcleos heterogéneos), PIO (máquinas de estado), mecanismo de selección de arquitectura en arranque.

  • 2.1 Componentes de hardware de la arquitectura del conjunto de instrucciones.
    • 2.1.1 Modelo del bus del sistema.
    • 2.1.2 Memoria.
    • 2.1.3 El CPU.
  • 2.2 Procesador ARC, computadora tipo RISC.
    • 2.2.1 Memoria del procesador ARC.
    • 2.2.2 Registros del procesador ARC.
    • 2.2.3 Formato del lenguaje ensamblador para el procesador ARC.
    • 2.2.4 El conjunto de instrucciones del procesador ARC.
    • 2.2.5 Formatos de instrucción del procesador ARC.
    • 2.2.6 Descripción de las instrucciones del procesador ARC.
  • 2.3 Ejemplos de programas en lenguaje ensamblador.
Tema 3 — El procesador · sin ver
  • 3.1 Conceptos fundamentales.
    • 3.1.1 Transferencia entre registros.
    • 3.1.2 Operaciones aritméticas y lógicas.
    • 3.1.3 Ciclo de máquina detallado con máquinas de estado y lenguaje de transferencia entre registros.
  • 3.2 Estructura del procesador.
    • 3.2.1 Datapath: Banco de registros, ALU.
    • 3.2.2 Unidad de control microprogramada.
    • 3.2.3 Microarquitectura completa: datapath y unidad de control.
    • 3.2.4 Ejemplos de ejecución completa de instrucciones.
  • 3.3 Implementación didáctica del procesador tipo ARC, usando lenguajes de descripción de hardware.
    • 3.3.1 Implementación del banco de registros.
    • 3.3.2 Implementación del ALU.
    • 3.3.3 Implementación del datapath.
    • 3.3.4 Implementación de la unidad de control.
    • 3.3.5 Implementación microprogramada del conjunto de instrucciones.
    • 3.3.6 Ejecución de un programa completo.
Tema 4 — Arquitecturas pipelining (RISC) · Clase 01 (adelanto)
  • 4.1 Forma del funcionamiento del pipelining Clase 01
  • 4.2 Rendimiento del pipelining.
  • 4.3 Riesgos de datos. Manejo por software y efectos colaterales.
  • 4.4 Riesgos de control. Manejo de saltos incondicionales y predicción en saltos condicionales.
  • 4.5 Consideraciones en el diseño del datapath y de la unidad de control.
  • 4.6 Riesgos y rendimiento del pipelining.
Tema 5 — Familias de procesadores comerciales · Clase 02 (notas)
  • 5.1 Arquitectura ARM Clase 02 (notas)
    • 5.1.1 Estructura de registros.
    • 5.1.2 Modos de direccionamiento e instrucciones de acceso a memoria.
    • 5.1.3 Instrucciones de movimiento entre registros.
    • 5.1.4 Instrucciones aritméticas y lógicas.
    • 5.1.5 Instrucciones de salto.
    • 5.1.6 Unidad de control y datapath.
    • 5.1.7 Lenguaje ensamblador.
    • 5.1.8 Ejemplos.
  • 5.2 Arquitectura INTEL.
    • 5.2.1 Registros y direccionamiento.
    • 5.2.2 Conjunto de instrucciones y formato.
    • 5.2.3 Instrucciones especiales (ejemplo MMX, etc.).
    • 5.2.4 Lenguaje ensamblador.
    • 5.2.5 Ejemplos.
  • 5.3 Arquitecturas Super escalares SPARC (Open Sparc).
    • 5.3.1 Modos de direccionamiento y acceso a memoria.
    • 5.3.2 Unidad de control y datapath.
    • 5.3.3 Hilos.
    • 5.3.4 Pipelining.
    • 5.3.5 Lenguaje ensamblador.
    • 5.3.6 Open Sparc.
Tema 6 — Arquitecturas paralelas · sin ver
  • 6.1 Introducción: La problemática de crear programas para el procesamiento paralelo.
  • 6.2 Organización para compartir la memoria en sistemas multiprocesador.
  • 6.3 Clusters y otros esquemas de multiprocesamiento basados en el paso de mensajes.
  • 6.4 Arquitectura y organización del hardware multi-hilos.
  • 6.5 Arquitecturas SISD, MIMD, SIMD, MISD.
  • 6.6 Unidades de procesamiento gráfico: Introducción a las arquitecturas GPGPU.
  • 6.7 Introducción a los topologías de red para multiprocesadores.
  • 6.8 Multiprocesadores.
    • 6.8.1 Pruebas de comparación (Benchmarks).
    • 6.8.2 Modelo simple de rendimiento.
    • 6.8.3 Ley de Amdahl y medición del rendimiento.
  • 6.9 Falacias y errores del procesamiento paralelo.

Clases grabadas, en orden. Cada tarjeta abre la página completa de esa clase.

Clase 0131 ago 2026 · Temas 1, 2, 4Estructura básica: Von Neumann vs. Harvard, CISC vs. RISC, ciclo Fetch–Decode–Execute–Write Back y pipeline (con diagrama espacio-tiempo). Clase 022 sep 2026 · herramientas + PicoHerramientas del curso (osciloscopio virtual v3, ensamblador Pico, terminal web) y diferencias de hardware Pico 1 vs. Pico 2: FPU, 32 registros de punto flotante, unidad MAC, bootloader y DMA. Sesión corta. Clase 037 sep 2026 · Tema 2 (continuación)RISC-V: filosofía abierta, modularidad, libre de regalías vs. CISC (Intel) y RISC (ARM). Estructura RISC-V: 32 registros, ABI, latencia de saltos. FPU Pico 2: s0–s31, ops básicas. Bootloader (selector ARM/RISC-V). Independencia funcional: ADC+DMA. Ejemplos: onda cuadrada, filtro digital en ensamblador FP. Clase 049 sep 2026 · Tema 2 (continuación)ISA vs. Microarquitectura. CISC vs. RISC: instrucciones complejas/variable vs. reducidas/fijas. Arquitecturas: x86 (CISC, servidores), ARM (RISC, móviles), RISC-V (abierto, sin regalías). Pico 2 (RP2350): 4 núcleos (2x ARM Cortex-M33 + 2x RISC-V Hazard3), 520 KB SRAM, FPU integrada (benchmarks 102 µs), PIO (12 máquinas de estado), mecanismo de selección de arquitectura en arranque, overclocking hasta 350 MHz. Videos técnicos: RISC-V vs ARM vs x86, Pico 2 architecture review.