Clase 01

← Organización y Arquitectura de Computadoras

M.I. José Antonio de Jesús Arredondo Garza · 31 ago 2026 · Temas 1, 2 y 4 — estructura básica de una computadora: Von Neumann vs. Harvard, CISC vs. RISC y el ciclo del procesador con pipeline.

En corto

Von Neumann: una memoria para datos e instrucciones → una instrucción a la vez (se asocia a CISC).
Harvard: memorias separadas → trae instrucción y dato a la vez (se asocia a RISC).
CISC = instrucciones complejas, pocas líneas; RISC = instrucciones simples tipo carga / almacena.
Ciclo: Fetch → Decode → Execute → Write Back; con pipeline sale un resultado por ciclo de reloj.

🎯 Para el examen

Diferencia Von Neumann / Harvard y su relación con CISC / RISC.
Etapas del pipeline y por qué acelera (etapas concurrentes).
Las partes marcadas [?] son de letra difícil de leer en los apuntes — verificar el pseudo-ensamblador y el diagrama.

Von Neumann vs. Harvard

	Von Neumann	Harvard
Memoria	Una sola memoria para datos e instrucciones	Memorias separadas para instrucciones y datos
Consecuencia	La unidad de control ejecuta una instrucción a la vez (busca instrucción o dato, no ambos)	Puede traer instrucción y dato en el mismo ciclo
Se asocia con	CISC	RISC

Las instrucciones son "físicas": cada una cuesta tiempo (ciclos de reloj).

CISC vs. RISC

CISC — instrucciones complejas, cercanas a un lenguaje de alto nivel; el mismo trabajo se escribe en pocas líneas. Estilo (pseudocódigo de la clase):

for (i = 0; i < n; i++);
set(i) 0;
...   EST1        ; etiqueta   [?]

RISC — instrucciones simples y uniformes tipo carga / almacena / opera. Pseudo-ensamblador de la clase (transcripción aproximada):

LDA A, (i)        ; cargar A desde memoria
SUB A, (o)        ; [?] "SBtA"
STA (i)           ; almacenar A en memoria
LDA (i)
LDB (w)
SUB A, B          ; A <- A - B
LDC EST1, 1
JL2              ; salto  [?]
LDA i
INC A            ; [?] "IWC A"
STA i

[?] En los apuntes hay números junto a varias instrucciones (33, 66, 20 / 80, 64): parecen direcciones o valores de ejemplo, pero no se leen con claridad.

Ciclo del procesador y pipeline

Cada instrucción pasa por etapas. En los apuntes aparecen cuatro:

Fetch — traer la instrucción de memoria.
Decode — decodificarla.
Execute — ejecutarla.
Write Back (WB) — escribir el resultado en el registro.

Con pipelining, mientras una instrucción se ejecuta, la siguiente se decodifica y la siguiente se busca: varias instrucciones avanzan a la vez, desfasadas un ciclo.

       T1   T2   T3   T4   T5   T6   T7
I1     F    D    E    WB
I2          F    D    E    WB
I3               F    D    E    WB
I4                    F    D    E    WB
                      (desde aqui: 1 resultado por ciclo)

El profesor dibujo este diagrama espacio-tiempo en el pizarron; la foto de los apuntes no se distingue bien.

Este material también está en el Tema 1 de la materia.